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$5000NT5DS32M16DS-5T
66-Pin TSOP-II Package
Marken: Nanya Technology
Herstellerteil #: NT5DS32M16DS-5T
Datenblatt: NT5DS32M16DS-5T Datenblatt (PDF)
Paket/Gehäuse: TSOP-II
Produktart: Speicher
RoHS-Status:
Lagerzustand: 9.694 Stück, Neues Original
Warranty: 1 Year Ovaga Warranty - Find Out More
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NT5DS32M16DS-5T Allgemeine Beschreibung
The 128Mb DDR SDRAM is a high-speed CMOS, dynamic random-access memory containing 134,217,728 bits. It is internally configured as a quad-bank DRAM.
The 128Mb DDR SDRAM uses a double-data-rate architecture to achieve high-speed operation. The double data rate architecture is essentially a 2n prefetch architecture with an interface designed to transfer two data words per clock cycle at the I/O pins. A single read or write access for the 128Mb DDR SDRAM effectively consists of a single 2n-bit wide, one clock cycle data transfer at the internal DRAM core and two corresponding n-bit wide, one-half-clock-cycle data transfers at the I/O pins.
A bidirectional data strobe (DQS) is transmitted externally, along with data, for use in data capture at the receiver. DQS is a strobe transmitted by the DDR SDRAM during Reads and by the memory controller during Writes. DQS is edge-aligned with data for Reads and center-aligned with data for Writes.
Funktionen
Double data rate architecture: two data transfers per clock cycle
Bidirectional data strobe (DQS) is transmitted and received with data, to be used in capturing data at the receiver
DQS is edge-aligned with data for reads and is center aligned with data for writes
Differential clock inputs (CK and CK)
Four internal banks for concurrent operation
Data mask (DM) for write data
DLL aligns DQ and DQS transitions with CK transitions, also aligns QFC transitions with CK during Read cyclesCommands entered on each positive CK edge; data and data mask referenced to both edges of DQS
Burst lengths: 2, 4, or 8
CAS Latency: 2, 2.5
Auto Precharge option for each burst access
Auto Refresh and Self Refresh Modes
15.6ms Maximum Average Periodic Refresh Interval
Supports tRAS lockout feature
2.5V (SSTL_2 compatible) I/O
VDDQ = 2.5V0.2V
VDD = 2.5V0.2V
-7K parts support PC2100 modules.
-75B parts support PC2100 modules
-8B parts support PC1600 modules
Spezifikationen
| Parameter | Wert | Parameter | Wert |
|---|---|---|---|
| ECCN (US) | EAR99 | Part Status | Obsolete |
| Automotive | PPAP | ||
| DRAM Type | DDR SDRAM | Chip Density (bit) | 512M |
| Organization | 32Mx16 | Number of Internal Banks | 4 |
| Number of Words per Bank | 8M | Number of Bits/Word (bit) | 16 |
| Data Bus Width (bit) | 16 | Maximum Clock Rate (MHz) | 400 |
| Address Bus Width (bit) | 15 | Interface Type | SSTL_2 |
| Minimum Operating Supply Voltage (V) | 2.5 | Typical Operating Supply Voltage (V) | 2.6 |
| Maximum Operating Supply Voltage (V) | 2.7 | Operating Current (mA) | 290 |
| Minimum Operating Temperature (°C) | 0 | Maximum Operating Temperature (°C) | 70 |
| Supplier Temperature Grade | Commercial | Number of I/O Lines (bit) | 16 |
| Mounting | Surface Mount | Package Height | 1.2(Max) - 0.06(Min) |
| Package Width | 10.16 | Package Length | 22.22 |
| PCB changed | 66 | Standard Package Name | SO |
| Supplier Package | TSOP-II | Pin Count | 66 |
| Lead Shape | Gull-wing |
Versand
| Versandart | Versandgebühr | Vorlaufzeit | |
|---|---|---|---|
 |
DHL | $20.00-$40.00 (0.50 KG) | 2-5 Tage |
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FedEx | $20.00-$40.00 (0.50 KG) | 2-5 Tage |
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UPS | $20.00-$40.00 (0.50 KG) | 2-5 Tage |
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TNT | $20.00-$40.00 (0.50 KG) | 2-5 Tage |
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| Zahlungsbedingungen | Handgebühr | |
|---|---|---|
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Geldgramm | Bankgebühr in Höhe von 0,00 USD wird berechnet. |
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Nachdem alle Waren darauf überprüft wurden, dass nach dem Verpacken keine Probleme auftreten, werden wir sicher verpacken und per Global Express versenden. Es zeigt eine ausgezeichnete Durchstoß- und Reißfestigkeit sowie eine gute Dichtungsintegrität.
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